Cadence erweitert Partnerschaft mit TSMC um zertifizierte Tool-Flows und siliziumvalidierte UALink-IP für fortschrittliche Nodes

Bitget2026/09/23 19:06

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Cadence hat seine Partnerschaft mit TSMC ausgeweitet, um zertifizierte Design-Tools und siliziumbewährte IP für fortschrittliche KI- und HPC-Chips bereitzustellen.
Designflows erhielten die Zertifizierung für TSMCs A14-, A16- und N2P-Knoten und zielen auf schnellere Tape-outs sowie verbesserte Effizienz bei Stromverbrauch, Leistung und Fläche ab.
Die Partnerschaft unterstützt außerdem TSMC 3DFabric-Wafer-Scale- und Multi-Chiplet-Designflows, einschließlich zertifiziertem Die-to-Die-Auto-Routing für CoWoS-Architekturen.
Cadence hob UALink IP hervor, das auf N3P demonstriert wurde; UCIe-64G wurde auf A14 getaped-out; die weitere IP-Entwicklung erstreckt sich bis ins vierte Quartal 2026.

Disclaimer: Diese Kurznachricht wurde von Public Technologies (PUBT) mithilfe generativer Künstlicher Intelligenz erstellt. Während PUBT bestrebt ist, genaue und zeitnahe Informationen bereitzustellen, dient dieser KI-generierte Inhalt ausschließlich Informationszwecken und sollte nicht als Finanz-, Investitions- oder Rechtsberatung ausgelegt werden. Cadence Design Systems Inc. veröffentlichte den ursprünglichen Inhalt, der für diese Kurznachricht verwendet wurde, über Business Wire (Ref. ID: 20260923699511) am 23. September 2026 und ist allein für die darin enthaltenen Informationen verantwortlich.

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