サムスンが次世代ストレージロ ードマップを発表：HBM5の性能はHBM4Eの2倍、zHBMはアクセラレーション性能が8倍向上
HBM5基盤チップのプロセスは2ナノメートルに向上し、性能目標はHBM4Eの2倍、ワットあたりの性能は20%向上し、また熱抵抗も20%低下します。量産開始は2028年を予定しています。全く新しいアーキテクチャのzHBMは、目標性能がHBM4Eの8倍、ワットあたりの性能が3倍に向上し、熱抵抗は75%から90%低減される予定で、2029年以降に発表される見込みです。
Samsung ElectronicsはSEMICON Taiwan 2026にて、新世代の高帯域幅メモリー（HBM）および次世代メモリーアーキテクチャの詳細な技術ロードマップを公開しました。HBM5、zHBM、zNAND-Oなど複数の最先端技術を網羅しており、AIインフラ用メモリー市場における韓国メモリー大手の長期的な取り組みを示しています。
Samsungメモリープロダクトプランニング担当副社長のJangseok Choiは9月1日のイベントにて、HBM5はパフォーマンス面でHBM4Eの2倍を目標とし、1ワットあたりの性能を20%向上、熱抵抗も20%削減すると述べました。以前、Samsungは8月のHot Chips 2026にて一部関連の進捗を公開しています。
Samsungはまた、全く新しいアーキテクチャであるzHBMの開発も発表しました。目標性能はHBM4Eの8倍、1ワットあたりの性能は3倍、熱抵抗は75%から90%の削減を目指しています。
この一連の技術アップグレードは、AIアクセラレータの計算能力拡大による高帯域幅と放熱の二重需要に直接応えるものであり、AIチップサプライチェーンおよび関連インフラ投資において重要な参考となります。
HBM5：プロセスは2ナノメートルへ、量産は2028年予定
報道によると、HBM5はHBM4E比2倍の性能を目標とし、消費電力効率と熱管理双方で顕著な向上を見せます。SamsungはHBM5のベースダイのプロセスをHBM4およびHBM4Eの4ナノメートルから自社開発の2ナノメートルノードへと移行しており、HBMにおける製造プロセスの大きな一歩です。
スタック層数に関しては、SamsungはHBM5向けに12層・16層・20層の3種のDRAMスタックを準備しており、用途に応じた容量・性能ニーズへ適合します。量産はHBM4Eの後、2028年前後を予定しています。
熱抵抗20%削減のこの指標は特に重要です。AIアクセラレータの消費電力増大に伴い、HBMの放熱性能はますますシステムのボトルネックとなっており、これによりハイパフォーマンスコンピューティングシステムの安定動作が支えられます。
zHBM：革新的アーキテクチャ、メモリをプロセッサ上に直接積層
SamsungはzHBMを従来のHBMとは異なる全く新しいアーキテクチャと位置付けています。従来のHBMはメモリをAIアクセラレータ（xPU）の横に配置していましたが、zHBMはメモリをプロセッサの上に直接積層することで、データ転送経路を大幅に短縮し、より高い帯域幅・優れた消費電力性能を実現します。
Samsungの目標はzHBMの性能をHBM4Eの8倍、1ワットあたり性能3倍、熱抵抗は75%から90%削減としています。この性能向上が実現すれば、帯域幅密度・エネルギー効率の両面で現行HBMアーキテクチャを根本的に覆すことになります。
zHBMは2029年以降の投入を予定しており、Samsungの長期的な技術準備の一環となります。
zNAND-O：NANDの密度でDRAMに迫るスピード
NANDメモリ領域でも、Samsungは先進的な技術ロードマップを打ち出しています。zNAND-Oは2028年サンプル出荷開始予定で、ストレージ密度はDRAMの10倍、リード帯域幅と消費電力効率もNANDの7倍を目指します。
この技術の設計意図は、生成AIや大規模言語モデル（LLM）が求める「DRAMクラスのスピード、NANDクラスの容量」への対応です。モデルのスケールが拡大を続ける中、現行メモリアーキテクチャは速度と容量のトレードオフがAI推論やトレーニング効率のボトルネックとなっています。
CUBE戦略：容量・利用率・帯域幅・効率の4軸で並行最適化
SEMICON Taiwan 2026と同時開催のMemory Executive Summitで、Samsungは「CUBE」戦略フレームワークについて体系的に説明しました。
Jangseok Choi氏によると、この戦略は4つのコア・プライオリティが中心です：容量（Capacity）、利用率（Utilization）、帯域幅（Bandwidth）、効率（Efficiency）です。
容量面では、PCB（プリント基板）面積を拡大せずに縦方向にメモリーを拡張し、ストレージ密度を向上させます；
利用率では、3Dメモリーの価値を単なる層数スタックを超えて、ロジックとメモリのアーキテクチャ最適化によるレイテンシ削減に重点；
帯域幅面では、水平データパスを垂直高速チャンネルに置き換え、チップ間距離を短縮します；
効率の面では、消費電力と熱管理にフォーカスし、1ビットあたり転送エネルギーの最小化と、1ワットあたり性能の最大化を図ります。
CUBEフレームワークの提案は、Samsungが単一の指標でのブレークスルーを狙うのではなく、体系的なアーキテクチャ思考で次世代メモリープロダクトの開発を統括しようとしていることを示しています。
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